[CUSTOM IC ONE CHIP] Layout-2 (13)

2025-04-18

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Layout

• 이제부터 Layout 최소화를 위해서는 path를 잘 정하는 것이 중요하다.
• 입력 Cont는 계단식으로 하는 것이 최소화에 유리하며, 상향식, 하향식은 달라질 수 있다.
• VOUT은 가능한 오른쪽 Cont인 것이 최소화에 유리하다.
• 직렬 구조의 MOS는 VOUT이 가장 오른쪽인 경로로 정한다. EX) A > B > C
• 경로의 시작점은 VOUT이 가장 우측으로 가게 정한다

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CMOS 3NAND

Schematic & Layout

Layout 순서

1. nMOS가 직렬 구조 이므로 VOUT이 가장 우측으로 가기 위해서는 C > B > A를 경로로 한다.
2. pMOS는 VDD부터 시작하게 한다.
3. Schematic에 맞게 배선 연결을 한다.
4. 현재 VOUT 배선은 pMOS는 2, 4번 nMOS는 4번 Cont(좌측부터 1)이다. 이 경우 최소화를 위해서는 VINC가 제일 위로 배치하는 것이 유리하다.
5. 이를 토대로 Layout 결과 최소 크기는 5.62um이다.

DRC & LVS

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CMOS 3NOR

Schematic & Layout

Layout 순서

1. 직렬인 pMOS를 기준으로 경로는 A > B > C로 정한다.
2. nMOS는 VSS부터 시작해 위의 경로로 전행한다.
3. Schematic에 맞게 배선을 진행한다.
4. 최종적으로 8.31um가 나온다.

DRC & LVS

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CMOS 4NAND

Schematic & Layout

Layout 순서

• 다른 Layout과 동일하게 진행

DRC & LVS

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CMOS 4NOR

Schematic & Layout

Layout 순서

• 다른 Layout과 동일하게 진행

DRC & LVS