Design for Testability(DFT) - Scan Operation (03)

Design for Testability(DFT) - Scan Flip/Flop (02)

위 내용에서 이어집니다.

각 신호의 역할

• D : 설계 기본 Data
• SI : test를 위한 패턴 신호
• SE : test OR 설계 동작을 결정하는 신호 (0 : test, 1 : 설계 동작)

Scan Operation

1. Scan-in(load) : test 패턴을 Scan F/F에 저장하는 동작. 이 패턴은 ATPG를 통해 자동으로 형성된다. 현재 F/F가 3개이므로 3cycle 동안 진행된다. 이때 SE 신호는 1로 위 회로상에서 빨간색 경로만 활성화 된다. 이때 전체 회로는 Shift Register 처럼 동작한다.

 

2. Capture : input을 통해 칩 내부 Combinational logic 연산 결과를 F/F에 저장하는 동작. logic block별 연산 결과가 저장된다. 이 동작은 1cycle 동안 진행되며 이때 SE 신호는 0이다.

 

3. Scan-out(unload) : Caputre 단계의 F/F 값을 출력하는 동작. 1번과 동일하게 3cycle 진행되며 SE 신호는 1이다. 이때 역시 Shift Register처럼 동작한다. 이 값과 우리가 기대한 값을 비교해 결함이 발생한 logic block를 찾아낸다.

만약 출력값이 011일때 기댓값이 001이면 첫번째 F/F가 입력되는 logic block가 결함이 있다는 의미이다.

 

위 동작 과정을 개략화한 그림. ATE는 위 테스트를 진행하는 장비이다.